SoCには長所/短所があり、以下のような点が短所として挙げられる。
複雑化した開発過程
開発期間の長期化
仕様変更に即応出来ない
設計の失敗により再製作する場合のリスクが時間とコスト面で過大
ダイ面積の増大
歩留まりの低下 チップの製造単価の上昇
少量多品種への対応が難しい - 情報家電分野では製品寿命の短命化とも関連
半導体プロセスの微細化に伴うフォトマスク代の高騰（この問題はSoCに限らず集積回路全般）
DRAMやアナログ回路を混載する場合、以下の点も問題となる。
異なるプロセスを混載するため、工程とフォトマスクが増加
製造コストが増大
歩留まりに悪影響
これらの技術的課題やリスクはあるが、半導体製造プロセス技術の改善はもとより、メソドロジー（設計開発手法）の改善、これらを考慮した上での柔軟な仕様、DFT/DFM技術の発展などにより、克服されつつある。これらについてまったくノウハウを持たない場合は、依然としてリスクが大きい。
また、これらの経緯から、大規模な集積回路の製造方法に対する別の手法も求められ、上記の問題を解決する手段としてSiPが注目されはじめた。SiPは200x年代前半に実用化され[3]、SoCの弱点を補う形になっている。（2007年現在）SoCはSiPによって完全に否定されたわけではなく、開発と製造が順調に進めば量産効果によるコスト低減効果は大きく、状況によって使い分けたり、SoCとSiPを組み合わせて用いたりする。
脚注[脚注の使い方]
注釈^ 集積回路の外部端子を接続するための領域。ボンディングワイヤやバンプを接続するため、内部の論理セルに比べ大きな面積を占める。内部の論理セルに比べ多くの電流を出力する必要があり、大きなトランジスタを含む
^ 冠詞 a は、chip が可算名詞なため必要。
出典^ ⇒富士通社の社内技術文書 2004年11月
^ ⇒DRAM混載ロジックLSIのプレスリリース
^ ⇒富士通社のプレスリリース
出典は列挙するだけでなく、脚注などを用いてどの記述の情報源であるかを明記してください。記事の信頼性向上にご協力をお願いいたします。（2018年12月）
⇒ST社の社内技術論文「ST のシステムLSI」1999年
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