Surrounding Gate Transistor（サラウンディング・ゲート・トランジスタ）は舛岡富士雄が研究開発を進めている次世代半導体。
これまで平面に焼き付けていた半導体素子を円柱に垂直に焼き付けることでダイサイズを数分の一にするという[1]。このため三次元半導体とも呼ばれることがある。舛岡いわく、すでに原始的な試作品をつくっており、MOS型で20GHz程度までクロック周波数を引き上げられるという。最終的には50GHzが目標とのことで、2010年ごろに試作を終えたいとしている。詳細は下記舛岡のインタビューや本人のサイトなどを参照のこと。
目次
1 脚注
2 文献
3 特許
4 関連項目
5 外部リンク
脚注^ ⇒次世代半導体産業の牽引車の実現を目指して, ⇒http://www.riec.tohoku.ac.jp/sangakukan05/poster/29.pdf
文献
Sunouchi, K., et al. "A surrounding gate transistor (SGT) cell for 64/256 Mbit DRAMs." Electron Devices Meeting, 1989. IEDM'89. Technical Digest., International. IEEE, 1989.
Nitayama, Akihiro, et al. "High speed and compact CMOS circuits with multi-pillar surrounding gate transistors." IEEE Transactions on Electron Devices 36.11 (1989): 2605-2606.
Nitayama, Akihiro, et al. "Multi-pillar surrounding gate transistor (M-SGT) for compact and high-speed circuits." IEEE Transactions on Electron Devices 38.3 (1991): 579-583.
Endoh, Tetsuo, Tairiku NAKAMURA, and Fujio MASUOKA. "An analytic steady-state current-voltage characteristics of short channel fully-depleted surrounding gate transistor (FD-SGT)." IEICE Transactions on Electronics 80.7 (1997): 911-917.
Endoh, Tetsuo, Tairiku NAKAMURA, and Fujio MASUOKA. "An accurate model of fully-depleted surrounding gate transistor (FD-SGT)." IEICE Transactions on Electronics 80.7 (1997): 905-910.
Cho, Hyun-Jin, and James D. Plummer. "High performance fully and partially depleted poly-Si surrounding gate transistors." VLSI Technology, 1999. Digest of Technical Papers. 1999 Symposium on. IEEE, 1999.
特許
アメリカ合衆国特許第9,299,825号
アメリカ合衆国特許第9,153,697号
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imecとシンガポールUnisantis、EUVリソによる小型SRAMセルを開発
更新日時:2018年5月28日(月)05:13
取得日時:2019/08/02 02:27
