Dynamic Random Access Memory（ダイナミック・ランダム・アクセス・メモリ、DRAM、ディーラム）は、コンピュータなどに使用される半導体メモリによるRAMの1種で、チップ中に形成された小さなキャパシタに電荷を貯めることで情報を保持する記憶素子である。放置すると電荷が放電し情報が喪われるため、常にリフレッシュ（記憶保持動作）を必要とする。やはりRAMの1種であるSRAMがリフレッシュ不要であるのに比べ、リフレッシュのために常に電力を消費することが欠点だが、SRAMに対して大容量を安価に提供できるという利点から、コンピュータの主記憶装置やデジタルテレビやデジタルカメラなど多くの情報機器において、大規模な作業用記憶として用いられている。
名称

DRAMでは、キャパシタに蓄えられた電荷の有無で情報が記憶されるが、この電荷は時間とともに失われるため、常に電荷を更新（リフレッシュ）し続けなければならない。この「常に動き続ける」という特徴から「ダイナミック」（動的）という名前が付いている。ニュースなどでは「記憶保持動作が必要な随時書き込み読み出しできる半導体記憶回路」などの長い名前で紹介されることがある。

チップ内にDRAMとリフレッシュ動作のための回路などを内蔵し、SRAMと同じ周辺回路とアクセス方法で利用できる「疑似SRAM」という名称の商品があるが、それもDRAMの一種である。

商品としては、SIMMやDIMMやSO-DIMMといった基板にチップのパッケージを実装したモジュールの形態を指す名称や、近年ではDDR3やDDR4のように電子的仕様や転送プロトコルなどを指す表現が使われることも多い。
歴史

DRAMの概念は1966年にIBMトーマス・J・ワトソン研究所のロバート・デナード(Robert Dennard)博士によって考案され、1967年にIBMと博士によって特許申請され、1968年に特許発行された[2][3]。

1970年にインテルは世界最初のDRAMチップである1103を製造した。1103は3トランジスタセル設計を使用した1キロビットDRAMチップで、非常に成功した。その後、1970年代半ばまでに複数のメーカーがデナードのシングルトランジスタセルを使用して4キロビットチップを製造し、ムーアの法則に従い大容量化が進展した[3]。

米ザイログ社が作ったCPUのZ80は、DRAMのリフレッシュ動作専用の7ビットのレジスタ（Rレジスタ）を持つ。命令列の実行中に、プログラムの実行に伴うアクセスとは無関係に、このレジスタが持つアドレス（DRAMの列）にアクセスをしてリフレッシュを行う。後の多くのマイクロプロセッサではプロセッサコア以外で実装される機能であるが、当時はマイクロコントローラ的な応用やホビーパソコンを廉価に製品としてまとめ上げる等といった目的にも効果的な機能であった。なお、多数開発された「Z80互換」チップでは、メモリコントローラとして別機能としたものや、省電力機器用として完全にオミットしているものなどもある。DRAMのメモリセル回路
1.ビット線 2.ワード線 3.FET 4.キャパシタ 5.ビット線の浮遊容量
構造
動作原理

コンデンサとも呼ばれるキャパシタに電荷を蓄え、この電荷の有無によって1ビットの情報を記憶する。電荷は漏出しやがて失われるため、1秒間に数回程、列単位でデータを読み出して列単位で再び記録し直すリフレッシュが絶えず必要となる。たとえ読み出しの必要がなくとも、記憶を保持するためには常にこの操作を行わなければならない。
メモリセル構造

DRAMの内部回路は、各1つずつのキャパシタと電界効果トランジスタ（FET）から構成される「メモリセル」の部分と、多数のメモリセルが配列したマトリックスの周囲を取り巻く「周辺回路」から構成される。

DRAMの集積度を上げるには、メモリセルをできるだけ小さくすることが有効である。そのため、キャパシタとFETを狭い場所に詰め込むために、さまざまな工夫が行われている。8F2のセル構造概略
現在一般的なDRAMのセル構造でキャパシタとトランジスタは横に並んで位置する。
1.ワード線 2.ビット線 3.キャパシタ 4.1つのセルの大きさ4F2のセル構造概略
開発中のDRAMのセル構造 キャパシタとトランジスタは縦に重ねられている。
1.ワード線 2.ビット線 3.キャパシタ 4.1つのセルの大きさ 5.キャパシタ 6.ソース 7.チャンネル 8.ドレイン 9.ゲート絶縁膜

各々のメモリセルはキャパシタ1個とスイッチ用のFET 1個から構成される。記憶セルは碁盤の目状に並べて配置され、横方向と縦方向にワード線とビット線が走っている。記憶データは、メモリセルのキャパシタに電荷がある場合は論理 1、無い場合は論理 0 というように扱われており、1つのメモリセルで1ビットの記憶を保持している[4]。
メモリセルの動作

読み出しに先立って、ビット線自身の寄生容量（浮遊容量）を電源電圧の半分にプリチャージしておく。ワード線に電圧がかけられると、メモリセルのFETは、キャパシタとビット線との間を電気的に接続するように働く。そのため、キャパシタとビット線との間で電荷が移動し、キャパシタに電荷が蓄えられていればビット線の電位は僅かに上昇し、蓄えられていなければ僅かに下降する。この電荷の移動による微弱な電位の変化をセンスアンプによって増幅して読み取ることで、論理 "1" と論理 "0" が判別される。

キャパシタに電荷を溜める動作時でも、電荷の移動方向が逆になる他は、読み出しと同じである。論理 1 の1ビットのデータを記憶する場合を考えると、ワード線の電圧によってFETはキャパシタとビット線を接続し、ビット線を通じて電荷がキャパシタ移動し充電される。その後、ワード線の電圧がなくなってFETでの接続が断たれても、キャパシタ内には電荷がしばらくは残るのでその間は状態が保たれる[5]。
メモリセルの微細化

SRAMのメモリセルが6個のトランジスタ（あるいは4個のトランジスタと2個の抵抗）で構成されていてプロセス微細化によるスイッチング速度向上がアクセス速度を向上させているのに対して、DRAMではメモリセルにあるキャパシタとスイッチング・トランジスタに存在する寄生抵抗による時定数回路が存在するため、プロセスの微細化やトランジスタのスイッチング速度向上はメモリのアクセス速度向上にさほど寄与しない。キャパシタの容量を小さくすれば高速化できるがキャパシタの情報を正しく読み取れない恐れが出る。微細化によってキャパシタを作りこめる面積が小さくなったのを補うために、キャパシタとFETを立体的に配置して容量不足を補うようにしている。
スタック型とトレンチ型

DRAMは、記憶セルの構造からスタック型とトレンチ型に分類される。スタック型では、スイッチング・トランジスタの上方にシリコンを堆積させてから溝を掘り、キャパシタ構造体を作る。トレンチ型では、スイッチング・トランジスタの横のシリコン基板に鋭い溝を掘り、キャパシタ構造体を作る。スタック型ではキャパシタを積層するためにトレンチ型より工程数や加工時間が増えるが、トレンチ型では微細化に限界がある。そのため、ほとんどの場合、スタック型が採用されている。

液晶ディスプレイに使用される薄膜トランジスタと同様に点欠陥が問題となるが、半導体メモリでは欠陥セルのあるカラムは、メモリセルアレイの端にある、冗長領域に論理的に割当てられ、ICチップは良品として出荷され製品コストの上昇が抑えられている。この技術は半導体メモリ一般に利用されている。

従来までは8F2（Fは最小加工寸法）が主流だったが、現在では6F2が主流となりつつある。将来的には、4F2が導入される見通しである。
メモリセルアレイと周辺回路

メモリセルは、ワード線とビット線で作られるマトリックス状に配置され、多数のメモリセルによって、メモリセルアレイが作られる。ビット線の寄生容量が読み出し時の精度を制限するため、余り長くすることができない。そのため、メモリセルアレイの大きさには上限がある。メモリセルアレイの周辺には、ワード線とビット線を制御してデータの書き込み/読み出し/リフレッシュを行い、外部と信号をやり取りする周辺回路が備わっている。

データの読み出しをする時には、ワード線で指定される1列分のデータをビット線の数だけ用意されたセンスアンプで同時に増幅し、その中から必要とするビットのデータを読み出す。読み出し動作によってキャパシタの電荷は失われる（破壊記憶）ので、ワード線で指定したままにすることでセンスアンプで増幅された電位を記憶セルに書き戻し、読み出しは完了する。

データの書き込みは、読み出し時の動作とほぼ同じで、ワード線で指定される1列分のデータをビット線の数だけ用意されたセンスアンプで同時に読み出し、その中から書き込みするビットのデータを書き換えてから、ワード線で指定したまま直ちにこの1列分のデータをビット線に流して記憶セルに書き戻し、書き込みは完了する。

リフレッシュ動作においても、外部に信号を出力しない点を除けば読み書きの動作時と同様に、1列分のデータを読み出し再び書き戻している。

メモリセルアレイの周辺にはセンスアンプの他にもラッチ、マルチプレクサ、外部との接続信号を作る3ステート・バッファが取り巻いている。

各々のメモリセルアレイは1ビット分の記憶領域として使用され、いくつかあるアレイをチップのデータ幅に合わせて組み合わせて使用している。メモリモジュールの入出力幅の拡大に合わせて、チップ単体で8ビットや16ビット幅を持つ製品が多い。
データアクセスの方法

DRAMのメモリセルを指定するためのアドレスデータ線は、行アドレスと列アドレスとで共通になっていて、行アドレスと列アドレスを時分割で設定するようになっている。メモリの番地のうち、行アドレスは上位ビットの部分に割り当て、列アドレスは、下位ビットに割り当てて使用する。アドレスデータ線にどちらのデータが加えられているかを区別するために、RAS (row address strobe) およびCAS (column address strobe) と呼ばれる信号を用いる。行アドレスデータを確定した状態でRAS信号をアクティブにすることで、RAS信号の変化点での状態を素子に行アドレスとして認識させる。RAS信号がアクティブな状態のまま、引き続き列アドレスデータに切り替えて、CAS信号をアクティブにし、CAS信号の変化点での状態を素子に列アドレスとして認識させ、必要とするアドレスのデータにアクセスを完了する。

データアクセスの高速化のため、同じ行アドレスで列アドレスが違うデータを次々に読み書きする方法が考案されており、これをページモードと呼ぶ。

ページモードは、高速ページモード (fast page mode)からEDO(extended data out、EDO DRAM)へと進歩した。そして、21世紀以降はsynchronous DRAM (SDRAM) と呼ばれる、行アドレス内容を同期転送（バーストモード）で高速に入出力する機構を搭載したものが主流となっている。全く工夫のないDRAMでは100nsec以上かかっていたものが、これらのDRAMでは2.5nsec前後まで高速化されている。ただし、列・行アドレス共に指定してセットアップ・プリチャージの時間を含むアクセスタイム自体は、それほど短縮されておらず、この10年間で1/3程度高速化されただけである。