電界効果トランジスタ（でんかいこうかトランジスタ、Field effect transistor, FET）は、半導体の内部に生じる電界によって電流を制御する方式のトランジスタである。

微細かつ平面的なものを大量に製造する技術が確立されており、集積回路に搭載されている半導体素子としては最も一般的である。一般的なスマートフォンやパーソナルコンピュータに搭載されているCPUには、1億個以上のFETが組み込まれている。

この記事では主にSiなどの無機半導体によるものについて述べる。有機半導体を用いたものについては有機電界効果トランジスタを参照。
概要

FETは、ゲート電極に電圧を加えることでチャネル領域に生じる電界によって電子または正孔の密度を制御し、ソース・ドレイン電極間の電流を制御するトランジスタである。トランジスタの動作原理には大きく分けて二つの方式があり、電子と正孔の2種類のキャリアの働きによるバイポーラトランジスタに対して、FETはいずれか1種類のキャリアだけを用いるため、ユニポーラトランジスタと呼ばれる。FETは、制御点であるゲートへの電圧駆動で動作する。対してバイポーラトランジスタはベースに対する電流駆動である。

製作方法と構造での主な種類として、接合型FET（ジャンクションFET, JFET,J-FET）とMOSFETに大別される。さらにゲート電極に金属素材を用いたMESFETがある。チャネルの種類による分類でn型とp型が存在する。
端子P型チャネルJFET模式図

FETには主な3種類の端子「ゲート」「ソース」「ドレイン」がある。ジャンクションFETは通常、以上の3端子のみを持つ。N型チャネルMOSFET模式図

MOSFETでは「ゲート」「ソース」「ドレイン」「バックゲート/バルク/サブストレート/ボディ(半導体チップ基板で呼称が一定していない)」の4端子で構成される。チャネルの種類によりp型チャネルの PMOSとn型チャネルのNMOSの2種類がある。MOSFETが個別にパッケージされたディスクリート部品では4端子が別々に出ているものも少数存在するが、一般的にはソースとバックゲートを内部で直結した3端子になっており、回路図記号はその構造を反映してバックゲートが省略されることもある。

特殊なものとしては、1つのチャネルに複数のゲートがあるマルチゲート（２つならダブルゲート）のFET（マルチゲート素子も参照）や、２つのFETを組み合わせたデュアルFETがある（バイポーラのトランジスタと同様、同一のシリコンチップに作り込んであって特性が揃っている、というものもあれば、単に同一のパッケージ内に2個入っているだけのものもある）。
構造

高耐圧パワーMOSFETなど特殊なFETの品種を除いて、通常のFETはソースとドレインは対称構造であるため物理的な違いはなく、電流を流す向きにより便宜的にソースとドレインとしている。p型チャネルは高電位側がソース/低電位側がドレイン、n型チャネルは高電位側がドレイン/低電位側がソースとなる。ただし前述のようにディスクリートの3端子のMOSFETはソースとバックゲートが内部で直結されているため、ソースとドレインは逆にできない。エンハンスメントモードのn型チャネルMOSFET回路図記号

構造上、MOSFETのバックゲートとソースおよびドレインの間にはpn接合があり、寄生ダイオードと呼ぶ。MOSFETの回路図記号の中央に書かれることがある矢印は、この寄生ダイオードの順方向バイアスを示している（横に別に大きく描くこともある）。パワーMOSFETで誘導性負荷やモータを駆動する際、オフ時の過渡的な逆起電力を逃すためのフリーホイールダイオードとして働かせるようにすると有用である。寄生ダイオードを通してバックゲートから電流が流れないようにするため電位がp型チャネルではバックゲート≧ソース≧ドレイン、n型チャネルではドレイン≧ソース≧バックゲートになるように接続する。つまり、ドレイン・ソース間の電流は、矢印と反対方向に流れる。
チャネル

FETのドレイン・ソース間に流れる電流が通過する領域をチャネルという。半導体にn型とp型が存在するのと同様、チャネルにはn型チャネルとp型チャネルの2種類が存在する。n型チャネルでは負電荷 (negative charge) を帯びた電子が、p型チャネルでは正電荷 (positive charge) を帯びた正孔がキャリアとなる。ゲート電圧によりチャネルに生じる電界がキャリアを集め、もしくは斥けることでキャリア濃度が変化し、したがって抵抗率が変化する。ここで、チャネルの型はFETの動作領域において導電に寄与するキャリアのタイプに基いて決まるものであり、実際のチャネルを構成する半導体のn型・p型と一致しない場合がある点に注意が必要である。実際に、HEMTではチャネル部分の半導体はi型であり、MOSFETでは、n型チャネルの場合、p型の半導体中の反転層を電子が流れることになる。このチャネルの型を示すため、FETのタイプの前にnやpの文字をつけて表すこともある（例えば、NMOS、PMOS）。

なお、一般に使用されるCMOS（相補型MOS、Complemetary MOS の略）は、NMOSとPMOSを組み合わせた構造であることを示し、CMOSと呼ばれるMOSのタイプがあるわけではない。
分類
ゲート電圧とドレイン電流の関係による分類
エンハンスメントモード (enhancement mode) 動作 ＝ ノーマリーオフ (normally off)
ゲート電圧をかけないときはチャネルが存在せずドレイン電流が流れないもの。入力が電流か電圧かの違いがあるが、バイポーラトランジスタの動作特性に似ている。MOSFETのほとんどはこちら。回路図記号では、縦棒を区切ってノーマリーオフであることを表現する。
ディプリーションモード (depletion mode) 動作 ＝ ノーマリーオン (normally on)
ゲート電圧をかけないときもチャネルが存在しドレイン電流が流れるもの。逆電圧（ピンチオフ電圧）が掛かると電流が止まる。真空管の動作特性に似ている。JFETは全てこちら。ディスクリートのMOSFETでは、広く市販されているものでは極く一部の高周波小信号用の品種のみ。また、集積回路技術でCMOSが一般的になる以前に、NMOS方式の一種のdepletion-load NMOSのVdd側に使う、という用法があり、Z80など8ビット時代、ないし16ビット時代の初期のマイクロプロセッサのいくつかのオリジナル版はそれのことがある。
ゼロスレッショルド
以上の2種類の動作のちょうど中間で、ほぼ0V付近に閾値電圧があるように製造時に調整されたMOSFET。閾値電圧は製造バラツキが比較的大きいため、従来はそのような市販製品は無かったが、近年の技術開発により市販されるようになった。
ゲート接合部の構造による分類
MOSFET（MOS ＝ Metal-Oxide-Semiconductor、金属-酸化物-半導体）
ゲート金属電極の下の半導体部分表面が酸化膜による絶縁膜になっている。現在の集積回路の主流となっている。特にP/N両型を相補的に利用するCMOS型が多用されている。
接合形(Junction FET, JFET)
ゲート部分がpn接合になっている。
金属半導体形(Metal Semiconductor FET, MESFET)
ゲート部分が金属電極と半導体の直接接合（ショットキー接合）になっているもの。
n型チャネル接合型FETのモデルn型チャネル接合型fetの構造図

（MOSFETについてはそちらの記事を参照のこと）

接合型 FET は通常ゲート端子がドレイン・ソース両端子よりも低い電圧で用いる。このときゲート端子は高インピーダンスでほとんど電流を流さない。よって考えるべき電流はドレインからソースへ流れる電流 iDS のみである。 ソース電圧を基準に取り、ゲート電圧を vGS (? 0)、ドレイン電圧を vDS と表せば、iDS はこれらの関数としてモデル化される。 ただし以下では vDS ? 0 とする。 n型チャネル接合型FETの電圧?電流特性グラフ。接合型FETはディプリーションモードしかないので、VGS ≦ 0である。

この関数は、定義域をオーム領域（ohmic region, または線型領域）、飽和領域 (saturation region)、ピンチオフ領域 (pinch-off region) という3つの領域に分割する。ピンチオフ領域はゲート電圧がピンチオフ電圧 (pinch-off voltage) Vp とよばれる負の決まった電圧以下の領域である。この領域では電界によりチャネルにキャリアが存在しなくなり（空乏層）、ドレイン–ソース間に電流は流れない。すなわち、 i D S = 0 ( v G S ≤ V p < 0 ) {\displaystyle i_{\mathrm {DS} }=0\qquad (v_{\mathrm {GS} }\leq V_{\mathrm {p} }<0)}

である。 ピンチオフ電圧は FET の種類により異なるがおよそ Vp ? ?3 V とされる。

飽和領域は、ゲート電圧がピンチオフ電圧よりも大きく、かつドレイン電圧がピンチオフ電圧からみたゲート電圧よりも大きな領域であり、ここでは実質的にドレイン–ソース電流はゲート電圧のみの関数である。すなわち、電流はドレイン電圧によらず一定である。ゲート電圧に関してはピンチオフ電圧から測って理想的には 2 乗の特性をもち、式では、 i D S = I D S S V p 2 ( v G S − V p ) 2 ( V p ≤ v G S ≤ 0 , v G S − V p ≤ v D S ) {\displaystyle i_{\mathrm {DS} }={\frac {I_{\mathrm {DSS} }}{V_{\mathrm {p} }^{2}}}(v_{\mathrm {GS} }-V_{\mathrm {p} })^{2}\qquad (V_{\mathrm {p} }\leq v_{\mathrm {GS} }\leq 0,\;v_{\mathrm {GS} }-V_{\mathrm {p} }\leq v_{\mathrm {DS} })}

と表される。ただし、IDSS はドレイン飽和電流 (drain saturation current) とよばれる正の電流値で vGS = 0 であるときに流れるドレイン–ソース電流に相当する。このドレイン飽和電流は種類によっても個々の FET によってもかなりのばらつきがある。

これに対して、残りのオーム領域ではドレイン電圧が一定であればドレイン–ソース電流はゲート電圧とともに 1 次でしか増加しない。 一方、ドレイン電圧に関してはそれが 0 のときドレイン–ソース電流が 0 となり、ドレイン電圧とともに上に凸の 2 次曲線を描いて非線型で増加する。