原文と比べた結果、この記事には多数の（または内容の大部分に影響ある）誤訳があることが判明しています。情報の利用には注意してください。正確な表現に改訳できる方を求めています。（2016年5月）
集積回路に実装されたトランジスタ数の増大（片対数グラフ）

ムーアの法則（ムーアのほうそく、英: Moore's law）とは、大規模集積回路（LSI IC）の製造・生産における長期傾向について論じた1つの指標であり、経験則に類する将来予測である。

発表当時フェアチャイルドセミコンダクターに所属しており後に米インテル社の創業者のひとりとなるゴードン・ムーアが1965年に自らの論文上に示したのが最初であり、その後、関連産業界を中心に広まった[1]。

彼は1965年に、集積回路あたりの部品数が毎年2倍になると予測し、この成長率は少なくともあと10年は続くと予測した。1975年には、次の10年を見据えて、2年ごとに2倍になるという予測に修正した。彼のこの2年ごとに2倍になるとの予測は1975年以降も維持され、それ以来「ムーアの法則」として知られるようになった。
初出

ムーアの元々の文章は以下である。

(原文) The complexity for minimum component costs has increased at a rate of roughly a factor of two per year (see graph on next page). Certainly over the short term this rate can be expected to continue, if not to increase. Over the longer term, the rate of increase is a bit more uncertain, although there is no reason to believe it will not remain nearly constant for at least 10 years. That means by 1975, the number of components per integrated circuit for minimum cost will be 65,000.

I believe that such a large circuit can be built on a single wafer.

Cramming more components onto integrated circuits, Electronics Magazine 19 April 1965[2]

（訳）部品あたりのコストが最小になるような複雑さは、毎年およそ2倍の割合で増大してきた（(訳注)元文献ではここでグラフを参照している）。短期的には、この増加率が上昇しないまでも、現状を維持することは確実である。より長期的には、増加率はやや不確実であるとはいえ、少なくとも今後10年間ほぼ一定の率を保てないと信ずべき理由は無い。すなわち、1975年までには、最小コストで得られる集積回路の部品数は65,000に達するであろう。

私は、それほどにも大規模な回路が1個のウェハー上に構築できるようになると信じている。

チップの複雑さはトランジスタの個数に比例すると仮定し、それらが何に使われているかを無視するならば、この法則は今日まで充分時の試練に耐えてきたと言える。しかし、トランジスタ当たりの複雑さは、RAMキャッシュでは実行ユニットほど高くないという議論もあり得る。こんにちのマイクロプロセッサの祖である4004も、DRAMの祖である1103（en:Intel 1103）も1970年前後に登場したのであり、それらより5年も前に述べられたことでもある（また「1個のウェハー」についても、こんにちの直径300mmのウェハーへの wafer-scale integration のようなものを想定してはいないだろう）。そういった観点からすれば、ムーアの法則の妥当性は、その定式化のしかたによっては疑問符がつくものとなる。ただし、その成長が指数的であるという点に異論は無いと推測される。

なお、1枚のチップ（a chip）に集積される部品数は、プロセスの微細化とチップ面積の拡大の2つの要素の掛け合わせで増加する。

また「ムーアの法則」と名づけたのはムーア自身ではなく、その著書 Introduction to VLSI Systems（『超LSIシステム入門』）などで知られるカーバー・ミードによる[3]。

ムーアは今日の機械式マウスの共同発明者であるダグラス・エンゲルバートから、1960年の講義にて集積回路のサイズ縮小の見通しについて議論したのを聞いた可能性がある[4]。
公式

ムーアが1975年に修正した法則は、集積回路上のトランジスタ数は「2年ごとに倍になる」というものである。

これを式で表現すると、n年後の倍率 p は、 p = 2 n / 2 {\displaystyle p=2^{n/2}}

となる。したがって、2年後には2倍、5年後には5.66倍、7年後には11.3倍、10年後には32倍、15年後には181.0倍、20年後には1024倍ということになる。

さらには、1チップあたりのコストに対するコンピューティングパワーを増加させ続けるものがムーアの法則だとされ、ハードディスクや果てはコンピュータ以外の技術でも指数的な成長をしていればなんであれ、どれもムーアの法則と呼ぶような傾向さえ現れた。

定量的にはともかく、コンピュータの性能という視点からは「トランジスタ数＝ゲートやラッチ数の増加により、より複雑なプロセッサが実装できる」「デナード則により、微細化＝高速省電力化である」という、ムーアの法則から間接的に発生する複数の要素が関与して、ひたすらに性能向上が進んだ、と定性的には言うことができるのは確かである。

クーメイ（en:Jonathan Koomey）はこれを定量的に捉え直す試みとして、ムーアの法則による微細化にともなう、デナード則による速度向上と省電力化の定式化と、過去のコンピュータの消費エネルギーあたりの計算量の再調査による長期の傾向から、法則性を取り出し「クーメイの法則」とした。クーメイによれば21世紀に入った後ではその値の成長は鈍化している。

鈍化の原因としては、ゲートやラッチの数をより増やしても、それに比例するようにはコンピュータの性能を上げられなくなったこと（ポラックの法則）、また集積回路技術の微細化による電子的な特性ではリーク電流による悪影響のほうが強くなって、省電力性能が上がりにくくなったこと、が言われている。実際に商品のトレンドとしても、2020年現在では、クロック周波数やシングルスレッド性能は伸び悩み、その一方でコア数の増加は進んでいる。
産業牽引力

集積回路製造の業界用語で、それに関係する生産プロセスに投入される技術を指すプロセステクノロジ（process technologie）という用語がある。以下では、ムーアの法則の本来の適用範囲についてはその用語「プロセステクノロジ」を、逸脱した拡大解釈によるその他の技術などへの外挿の場合は「技術」などの用語を使う。

ムーアの法則は最初は半導体産業でのプロセステクノロジの観察と予測によって生まれたが、今日ではより広く受け入れられ、先進的な工業製品一般における性能向上の1つの予測値や目標値として用いられることがある。

コンピュータ関係の製品や部品を製造する企業にとって、ムーアの法則が暗示する将来予測は無視できない。例えばCPUやハードディスクのような製品を新規に設計・生産する場合には、最初の出荷まで2年から5年ほどの期間を要するため、こういったメーカーは、投資と収益に関する大きな経済的リスクを負うと共に、数年先の市場を予測した製品開発を行わねばならない。製品の陳腐化が早いいくつかの産業では、先行者利益が大きい分だけ市場参入の遅れは大きな損失を負う可能性があるが、逆に、他社が提供できない新規性があり高性能な製品であっても生産コストが高く販売価格が市場に受け入れられなければ、特殊な用途向きの小さな市場にしか得られない可能性があるため、将来予測は重要である。過去の結果から将来を演繹する将来予測は、「自己成就」などと呼ばれる、それを信じる参加者が多いことでより信頼度の高いものとなるという性質があり、「ムーアの法則」はそのような特性も持っている。

「2年ごとに倍になる」という表現は、ムーアの法則が近年の技術の表象的な進み具合をほのめかしている。より短い時間軸で表現されると、ムーアの法則は平均して1週間に0.6%以上半導体産業全体のパフォーマンスを向上させていると言い換えることができる。
将来のトレンド主要なCPUにおけるトランジスター数の推移
各々初出荷時点での数

2006年第一四半期において、PCのプロセッサは90nmで製造されており、65nmのチップはIntel（Pentium DおよびIntel Core）からのみ出荷されていた。10年前では、チップは500nmで製造されていた。各企業は45nmや30nm、さらにそれ以下の細かさのチップを製造するために起こる複雑な課題を解決するため、ナノテクノロジーを用いて開発を行っている。これらのプロセステクノロジに因って、半導体産業が直面するムーアの法則の限界の到達が延伸することになるだろう（その後、2010年32nmでトランジスタ数約4億個、2015年には14nmを実現）。

2001年頃のコンピュータ業界のロードマップは、ムーアの法則はチップ数世代にわたって継続するであろう、と予測していた。そのロードマップでの計算によると、2011年にチップ上のトランジスタ数は2の100乗個にまで増加するだろう、と予測していた、というわけである。半導体産業のロードマップではマイクロプロセッサのトランジスタ数は3年で2倍になるとしているので、それに従うと10年で2の9乗個になる。

この法則に経済的合理性があるのは、トランジスタ1個あたりのコストが劇的に下がることである。例えばCore i5には13億個のトランジスタがあり、7万個のトランジスタで1ペニーである。

2006年初頭、IBMの研究者らは深紫外光（DUV、193nm）のフォトリソグラフィで、29.9nm幅の回路をプリントするプロセステクノロジを開発したと発表した。当時IBMは、これによってチップ市場は今までのやり方でムーアの法則の予言をこの数年達成し続けることができるだろう、とした。

計算能力を向上させる方法は、単一の命令ストリームを1つの演算部で可能な限り早く処理するだけとは限らず、遅い動作クロックであっても複数の演算部で並列的に処理することでも計算能力を向上できる。一般に動作クロックの上昇は処理性能に寄与するが、発熱もまた増すために、ある程度まで高速化された演算部では処理性能の向上よりも発熱量の増加が上回り、高集積な回路であれば放熱問題に直面して、動作クロックの高速化は現実的でなくなる[注 1]。