Dynamic Random Access Memory (ダイナミックランダムアクセスメモリ)、略称ダイナミックRAM（ダイナミックラム）、DRAM（ディーラム）は、コンデンサ（キャパシタ）に電荷を蓄えることによりデータを記憶するRAM。
主に主記憶装置に用いられる。ABCマシンに使われたコンデンサ・メモリーを磁気コア・メモリーに用いられたクロス構造で実現したもの。
キャパシタは放電により電荷が失われるため、1秒に数回データを読み、再び記録し直すリフレッシュ操作が必要となる。ニュースなどの解説では、「記憶保持動作が必要な随時書き込み読み出しできる半導体記憶回路」などと紹介される。
なお、現在では記憶セルがDRAMセルの構造で、インターフェースがSRAMと同じ疑似SRAMもある。
目次
1 構造
2 データアクセスの方法
3 リフレッシュ
3.1 リフレッシュアドレス指定方法
3.2 リフレッシュのタイミング
4 ソフトエラー
5 その他
6 関連項目
7 脚注・出典
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構造8F2のセル構造概略
現在一般的なDRAMのセル構造でキャパシタとトランジスタは横に並んで位置する。
1.ワード線 2.ビット線 3.キャパシタ 4.1つのセルの大きさ4F2のセル構造概略
開発中のDRAMのセル構造 キャパシタとトランジスタは縦に重ねられている。
1.ワード線 2.ビット線 3.キャパシタ 4.1つのセルの大きさ 5.キャパシタ 6.ソース 7.チャンネル 8.ドレイン 9.ゲート絶縁膜
記憶セルの最小単位は、キャパシタ1個と、それに隣接するスイッチ用のFET1個から構成される。記憶セルは碁盤の目のように並べて配置され、横方向の行アドレスと縦方向の列アドレスを指定してその中から1つを選択する。記憶セルアレイ1枚あたり1ビット分のデータとして使用するが、複数枚を同一チップ上に用意して、8ビット用や16ビット用などとしているものが現在では一般的である。
データの内容は、記憶セルのキャパシタに電荷がある場合は論理1、無い場合は論理0というように決定される。
データの読み書きをする時には、1行分のデータを列の数だけ用意されたセンスアンプで一度に取り込み、その中から必要とするビットのデータを読み込むか、データの書き換えを行う。センスアンプで読み込む時にキャパシタの電荷は失われるので、再び１行分のデータを記憶セルに書き戻して読み書きを終了する。
SRAMのメモリセルが6個のトランジスタ（あるいは4個のトランジスタと2個の抵抗）で構成されていてプロセス微細化によるスイッチング速度向上がアクセス速度を向上させているのに対して、DRAMではメモリセルにあるキャパシタとスイッチングトランジスタに存在する寄生抵抗による時定数回路が存在する為プロセスの微細化やトランジスタのスイッチング速度向上はメモリのアクセス速度向上にさほど寄与しない。キャパシタの容量を小さくすれば高速化できるが信頼性が下がる。微細化によってキャパシタを作りこめる面積が小さくなったのを補う為に、キャパシタを立体構造にして容量不足を補うようにしている。
記憶セルの構造から、DRAMはスタック型とトレンチ型に分類される。スタック型はキャパシタ構造体がスイッチングトランジスタの上方にシリコンを堆積させて作る。トレンチ型はシリコン基板に鋭い溝を堀りスイッチングトランジスタの下にキャパシタ構造体を作る。連続したプロセスの過程でキャパシタ構造体を作れるスタック型に比べ、トレンチ型は溝を深く掘るエッチング工程が不連続であり、かつては生産性の上でスタック型が優位とされていた。しかし微細化によってキャパシタの容量を確保するにはスタック型は工程を何度も重ねなければならない為に、両者の生産性は拮抗しつつある。トレンチ型では微細化、量産性に限界がありトレンチ型を生産していたメーカーもスタック型へ移行しつつあり、主流となっている。
TFT液晶ディスプレイと同じく点欠陥が問題となるが、半導体メモリの場合はメモリセルの空間的（物理的）な場所は問題とならない。従って欠陥セルのあるカラムは、メモリセルアレイの端にある、冗長領域に論理的に割当てられ、ＩＣは良品として出荷され製品コストの上昇が抑えられている。この技術は半導体メモリ一般に利用されている。
これまでは8F2(Fは最小加工寸法)が主流だったが、6F2が主流となりつつある。将来的には4F2が導入される見通しである。
DRAMの記憶セルを指定するためのアドレスデータ線は、行アドレスと列アドレスとで共通になっていて、行アドレスと列アドレスを時分割で設定するようになっている。メモリの番地のうち、行アドレスは上位ビットの部分に割り当て、列アドレスは、下位ビットに割り当てて使用する。アドレスデータ線にどちらのデータが加えられているかを区別するために、RAS (row address strobe) およびCAS (column address strobe) と呼ばれる信号を用いる。行アドレスデータを確定した状態でRAS信号をアクティブにすることで、RAS信号の変化点での状態を素子に行アドレスとして認識させる。RAS信号がアクティブな状態のまま、引き続き列アドレスデータに切り替えて、CAS信号をアクティブにし、CAS信号の変化点での状態を素子に列アドレスとして認識させ、必要とするアドレスのデータにアクセスを完了する。
データアクセスの高速化のため、同じ行アドレスで列アドレスが違うデータを次々に読み書きする方法が考案されており、これをページモードと呼ぶ。
ページモードは高速ページモード (fast page mode)、そしてEDO(EDO-DRAM)と進化し、現在はsynchronous DRAM (SDRAM) と呼ばれる、行アドレス内容を同期転送（バーストモード）で高速に入出力する機構を搭載した物が主流となっている。全く工夫のないDRAMでは100nsec以上かかっていた物が、最新のDRAMでは2.5nsec前後まで高速化されている。ただし、列・行アドレス共に指定してセットアップ・プリチャージの時間を含むアクセスタイム自体は、それほど短縮されていない。この10年間で1/3程度高速化されただけである。
また、読み込みと書き込みを全二重で行う事ができるDual Port DRAMがある。PC用途ではヘテロジニアス（異種）であるCPU-GPU間共有メモリに用いられたり、あるいは全く互換性のないマルチプロセッサ構成のPCやワークステーション、PCI-PCI間メモリ転送デバイスなど様々な用途に使われる。このメモリの歴史は古く、アクセスタイムの向上以外は主だった変化はない。最も多い使用用途はVRAMであろう。この用途もそう大きく変化していない。
記憶セルに蓄えられた電荷は、素子内部の漏れ電流によって徐々に失われていき、電荷の無い状態との区別が困難になってくる。そこで、定期的に電荷を補充する操作が必要となり、この操作をリフレッシュと呼ぶ。リフレッシュは、行単位にアクセスすることで実施され、規定された時間内に素子内の全ての行について行わなければならない。
